반도체 기업들은 AI 컴퓨팅 수요에 대응하기 위해 Multi-Die 아키텍처를 빠르게 도입하고 있다(이미지 출처: 아테리스 웹페이지)
AI 시대의 혁신을 가속화하는 반도체 기술 선도기업 아테리스(Arteris, 나스닥: AIP)는 반도체 기업들이 시스템 내 Data movement를 새롭게 설계하지 않고도 기존의 monolithic 시스템온칩(SoC) 설계에서 칩렛(chiplet) 기반 아키텍처로 전환할 수 있도록 지원하는 Multi-Die 포트폴리오를 확대한다고 발표했다.
반도체 기업들은 AI 컴퓨팅 수요에 대응하기 위해 Multi-Die 아키텍처를 빠르게 도입하고 있다. 이에 따라 Single die가 구현할 수 있는 practical size limits를 넘어서는 시스템을 구축하고, individual 칩렛을 서로 다른 공정 기술에 맞춰 최적화하는 한편, 하나의 시스템을 Multi-Die에 분산하는 설계가 확대되고 있다. 그러나 이러한 변화는 새로운 과제를 제기한다. 기존에는 하나의 SoC 내부에서 이뤄지던 통신이 이제 물리적으로 분리된 칩 경계를 넘어 이뤄져야 하며, 이 과정에서도 성능과 효율성을 유지하고 데이터 트래픽의 동작을 예측 가능하게 관리해야 한다.
아테리스는 네트워크온칩(Network-on-Chip·NoC) 연결성과 Data movement 기능을 die-to-die 링크까지 투명하게 확장함으로써 이러한 문제에 대응한다. 이를 통해 Multi-Die가 하나의 통합된 아키텍처처럼 작동할 수 있도록 지원한다. 새로운 ‘FlexGen Multi-Die’ 제품은 이러한 접근 방식을 non-coherent AI 및 고성능 컴퓨팅 아키텍처로 확대하며, cache-coherent 시스템을 위한 ‘Ncore Multi-Die’와 상호 보완적으로 활용된다.
확대된 포트폴리오는 아테리스의 ‘Magillem’ integration EDA 기술과 Cycuity의 hardware security 보증 기술을 결합해 반도체 엔지니어링팀에 데이터 이동과 시스템 통합, 보안에 이르는 기술을 제공함으로써 갈수록 복잡해지는 Multi-Die 설계에 대응할 수 있도록 지원한다.
아테리스의 사장 겸 최고경영자(CEO)인 K. 찰스 자낙(K. Charles Janac)은 “Multi-Die 아키텍처는 SoC 자체가 등장한 이후 반도체 설계 분야에서 가장 중요한 변화 가운데 하나”라며 “시스템이 하나의 실리콘이 지닌 물리적 경계를 넘어 확장되면서 이제 과제는 단순히 칩렛들을 연결하는 데 그치지 않고 여러 칩렛에 걸쳐 intelligence of the architecture를 그대로 유지하는 데 있다”고 말했다. 그는 이어 “우리의 목표는 엔지니어링팀이 시스템을 또 다른 SoC Die에 분산할 때마다 전체 시스템을 새롭게 설계하지 않고도 Multi-Die 아키텍처의 이점을 활용할 수 있도록 지원하는 것”이라고 밝혔다.
칩 경계를 넘어 확장되는 NoC 기술
Monolithic SoC Die에서 NoC 기술은 프로세서와 메모리 서브시스템, 가속기 및 기타 기능 블록이 서로 통신하고 데이터를 공유할 수 있도록 하는 핵심 fabric 역할을 한다. Multi-Die 아키텍처로 전환하면 이러한 기능 사이에 물리적인 경계가 생기기 때문에 엔지니어링팀이 칩렛 간 추가 인터페이스를 정의하고 관리해야 할 수 있다.
아테리스는 시스템을 새롭게 설계할 필요 없이 NoC 연결성을 이러한 물리적 경계를 넘어 투명하게 확장한다. 새로운 ‘FlexGen Multi-Die NoC IP’는 하나의 UCIe PHY를 통해 양방향 트랜잭션을 지원해 PHY 면적과 전력 소비, 입출력(I/O) 요구사항을 최대 50%까지 줄일 수 있다. 이를 통해 엔지니어링팀은 각각의 칩렛 경계를 별도의 시스템 통합 문제로 다루는 대신 중요한 NoC 기능을 die-to-die 링크에서도 그대로 유지할 수 있다.
FlexGen Multi-Die는 non-coherent AI 및 HPC 아키텍처를 위해 설계됐다. 제한된 칩렛 I/O 자원의 활용도를 높이는 virtual channel link 기술과 공유된 die-to-die 링크에서 우선순위가 높은 트래픽의 처리량을 유지하는 QoS 메커니즘을 지원한다. 이러한 기능은 엔지니어링팀이 이용 가능한 대역폭을 효율적으로 활용하면서 여러 다이에 걸쳐 설계를 확장할 수 있도록 지원한다.
아테리스의 Multi-Die 포트폴리오는 다음과 같은 제품과 기술로 구성된다.
· FlexGen Multi-Die: Non coherent AI 및 HPC 아키텍처를 위한 솔루션으로, 효율적인 데이터 이동과 QoS 기능을 다이 경계를 넘어 확장한다.
· Ncore Multi-Die: Cache-coherent 컴퓨팅 아키텍처를 위한 솔루션으로, 여러 다이 사이에서 일관성이 유지되는 연결성과 효율적인 데이터 공유를 지원한다.
· Magillem 통합 자동화: IP 패키징과 칩렛 및 Multi-Die 통합, 하드웨어·소프트웨어 통합을 자동화해 엔지니어링 작업 부담과 개발 복잡성을 줄일 수 있도록 지원한다.
· Cycuity 하드웨어 보안 보증(hardware security assurance)*: 엔지니어링팀이 개발 초기 단계에서 취약점을 파악하고 갈수록 복잡해지는 Multi-Die 시스템 전반에서 보안 요구사항이 충족되는지 검증할 수 있도록 지원한다.
이러한 기능을 결합함으로써 아테리스는 반도체 기업들이 기존 단일 SoC에서 Multi-Die 아키텍처로 보다 점진적으로 전환할 수 있는 경로를 제공한다. 동시에 엔지니어링팀이 설계 재사용성을 높이고 통합 복잡성을 줄이는 한편 차별화된 제품의 시장 출시 기간을 단축할 수 있도록 지원한다.
Monolithic Die 설계에서 Multi-Die 제품으로
아테리스 고객들은 기존 아키텍처를 Monolithic Die 구현 방식에서 Multi-Die 제품으로 전환하는 과정에서 이미 회사의 기술을 활용하고 있다.
AMD 실리콘 설계 부문 수석디렉터인 제이슨 밀러(Jason Miller)는 “에이전틱 AI(Agentic AI) 워크로드가 클라우드 인프라와 엣지, 엔드포인트 기기 전반으로 계속 확대되면서 성능과 확장성, 개발 효율성 사이의 균형을 맞추기 위해 Multi-Die 아키텍처의 중요성이 갈수록 커지고 있다”고 말했다. 그는 이어 “칩렛 간 대역폭과 성능을 유지하면서 시스템 통합을 간소화하는 솔루션은 엔지니어링팀이 혁신을 가속화하고 차별화된 제품을 더욱 빠르게 시장에 출시할 수 있도록 지원한다”며 “아테리스가 Multi-Die 포트폴리오를 지속적으로 확대함으로써 AMD의 차세대 데이터센터, 클라이언트, 게이밍 및 임베디드 컴퓨팅 제품 개발에 필요한 유연성과 생산성을 지원하고 있다”고 밝혔다.
Socionext 글로벌 리딩 그룹(Global Leading Group)의 수석 엔지니어인 다이스케 무라카미(Daisuke Murakami)는 “첨단 반도체 설계의 미래는 본질적으로 Multi-Die에 있다”며 “아테리스와 UCIe 기반 Multi-Die 솔루션을 공동 개발함으로써 칩렛 통합을 간소화하는 동시에 차세대 AI와 자동차, 데이터센터용 SoC에 필요한 확장성과 대역폭, 효율성을 구현하는 기술을 조기에 활용할 수 있게 됐다”고 말했다.
보다 폭넓은 칩렛 생태계 구축
Multi-Die 도입이 확대되면서 NoC 기술과 die-to-die 인터페이스, 칩렛 IP, 설계 도구, 첨단 패키징 기술 간의 상호운용성이 더욱 중요해질 전망이다. 아테리스는 반도체 IP 및 생태계 파트너들과 협력해 통합 과정에서 발생할 수 있는 위험을 줄이고 Multi-Die 설계에 보다 폭넓게 재사용할 수 있는 기반을 구축하고 있다.
Cadence Silicon Solutions Group의 R&D 부문 부사장인 데이비드 글래스코(David Glasco)는 “피지컬 AI(Physical AI) 시스템에는 용도에 적합한 규모의 추론 기능과 함께 다양한 컴퓨팅 기술을 원활하게 통합하면서 엄격한 전력, 성능, 안전, 보안 및 신뢰성 요구사항을 충족할 수 있는 확장형 아키텍처가 필요하다”고 말했다. 그는 이어 “Cadence의 포괄적인 Physical AI 플랫폼과 IP 및 보안 솔루션을 아테리스의 NoC IP와 결합함으로써 양사의 협력은 실리콘 구현을 가속화하고 클라우드에서 엣지까지 신뢰할 수 있는 시스템 구축을 가능하게 한다”며 “이처럼 재사용 가능한 기반은 고객이 피지컬 AI 시스템을 보다 효율적으로 확장하고 개발 위험을 줄이는 동시에 시장 출시 기간을 단축할 수 있도록 지원한다”고 설명했다. 또 “Cadence와 아테리스는 사양 정의에서 실리콘 구현, 실제 구축에 이르는 원활한 경로를 제공함으로써 피지컬 AI 생태계 전반의 혁신을 가속화하고 있다”고 덧붙였다.
Silitronics의 시스템 및 첨단 패키징 부문 최고기술책임자(CTO)인 수레시 수브라마니암(Suresh Subramaniam) 박사는 “개방형 칩렛 생태계에는 특화된 다이들을 확장 가능하고 실제 제조가 가능한 시스템으로 손쉽게 통합할 수 있도록 하는 아키텍처 프레임워크가 필요하다”고 말했다. 그는 “우리는 OCP에서 파생된 칩렛 아키텍처를 개발하는 데 아테리스의 FlexGen 기술을 활용할 계획”이라며 “지능형 다이 간 연결 기술과 Silitronics의 시스템 수준 설계, 첨단 패키징 및 이기종 통합 역량을 결합해 고객이 차별화된 Multi-Die 솔루션을 보다 빠르게 시장에 출시할 수 있도록 지원할 것”이라고 밝혔다.
Synopsys 제품관리 부문 수석부사장인 니라즈 팔리왈(Neeraj Paliwal)은 “Multi-Die 설계가 AI와 고성능 컴퓨팅 혁신에서 갈수록 핵심적인 역할을 하면서 칩렛 생태계 전반의 상호운용성은 설계 복잡성을 줄이고 도입을 가속화하는 데 매우 중요해지고 있다”고 말했다. 그는 “높은 대역폭과 낮은 지연시간의 Die-to-die 연결성을 제공하는 Synopsys의 실리콘 검증 UCIe IP와 Multi-Die 설계를 위한 Arteris Ncore Cache Coherent NoC IP 간의 상호운용성이 성공적으로 검증됨에 따라 고객은 보다 안심하고 칩렛을 통합하고 통합 위험을 줄이는 동시에 성공적인 실리콘 구현 가능성을 높일 수 있다”고 설명했다.
UniVista의 마오 류(Mao Liu) 부사장은 “UCIe는 서로 다른 기능과 공정 기술을 사용하는 칩렛을 통합하기 위한 개방형 고성능 기반을 제공한다”고 말했다. 그는 “UniVista UCIe IP와 Arteris Ncore Multi-Die 간의 상호운용성을 검증하기 위해 아테리스와 협력함으로써 AI와 고성능 컴퓨팅 및 기타 컴퓨팅 집약적 애플리케이션을 위한 확장 가능한 Cache coherent Multi-Die 설계로 전환하는 데 보다 통합된 경로를 고객에게 제공하는 것이 목표”라고 밝혔다.
칩렛의 미래를 향한 실용적인 경로
미래의 AI 컴퓨팅 시스템은 첨단 이기종 시스템의 개발과 공급을 가속화하기 위해 아테리스가 업계에 제공하고 있는 것과 같은 투명한 Data movement 솔루션을 필요로 한다. 새로운 FlexGen Multi-Die 제품은 non-coherent 연결성을 다이 경계를 넘어 투명하게 확장함으로써 엔지니어링팀이 향후 Multi-Die SoC 구현 과정에서 서로 다른 연결성 요구사항에 대응할 수 있도록 지원한다.
확대된 Arteris Multi-Die 솔루션은 현재 얼리 액세스 파트너와 전략적 고객을 대상으로 제공되고 있다. 자세한 내용은 아테리스 공식 웹사이트(www.arteris.com/solutions/multi-die)에서 확인할 수 있다.
